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• 000 01441nam2 2200397 4500

• 000 0000161603

• 001 0000109267

• 005 20060914160915.0

• 010 __ |a 7-121-00468-2 |d CNY29.00

• 100 __ |a 20060914d2004 m y0chiy0121

• 101 1_ |a chi |c eng

• 102 __ |a CN |b 110000

• 105 __ |a y z 000yy

• 106 __ |a r

• 200 1_ |a Verilog HDL数字设计与综合 |b 专著 |f Samir Palnitkar, 夏宇闻著 |9 Verilog HDLshuzishejiyuzonghe

• 210 __ |a 北京 |c 电子工业出版社 |d 2004

• 215 __ |a 14,306页 |d 26cm

• 225 2_ |a 国外电子与通信教材系列 |9 guo wai dian zi yu tong xin jiao cai xi lie

• 300 __ |a 并列题名：Verilog HDl

• 305 __ |a 据原书第二版译出

• 306 __ |a 与Pearson Education培生教育出版亚洲有限公司合作出版

• 330 __ |a 本书从用户的角度，从基本概念着手，过渡到编程语言接口及逻辑综合等高级主题，详细阐述Verilog HDL语言的重要细节和基本设计方法。

• 461 _0 |1 2001 |a 国外电子与通信教材系列

• 510 1_ |a Verilog HDl |e A Guide to Digital Design and Synthesis |z eng

• 606 0_ |a 硬件描述语言 |A yingjianmiaoshuyuyan

• 606 0_ |a 教材 |A jiaocai

• 606 0_ |a 程序设计 |A chengxusheji

• 610 0_ |a VHDL语言 |A VHDLyuyan

• 690 __ |a TP312VH |v 4

• 701 _1 |a Samir Palnitkar |4 著 |9 Samir Palnitkar

• 711 02 |a 夏宇闻 |4 译 |9 xiayuwen

• 801 _0 |a CN |b 261060 |c 20060914

• 905 __ |a XATU |d TP312VH/24

• 991 __012006010031

• 995 __ |a 261060 |f TP312VH/24

• 999 __ |t C |A zn |a 20060914 08:38:30 |M zn |m 20060914 08:43:31 |I zw |i 20060914 16:09:1