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• 005 20250517154300.0

• 010 __ |a 978-7-111-75364-3 |d CNY129.00

• 021 __ |a CN |b 01-2022-6770

• 099 __ |a CAL 012024072345

• 100 __ |a 20240513d2024 em y0chiy50 ea

• 101 1_ |a chi |c eng

• 102 __ |a CN |b 110000

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• 106 __ |a r

• 200 1_ |a 基于TSV的三维堆叠集成电路的可测性设计与测试优化技术 |A ji yu TSV de san wei dui die ji cheng dian lu de ke ce xing she ji yu ce shi you hua ji shu |f (美) 布兰登·戴(Brandon Noia), 蔡润波(Krishnendu Chakrabarty)著 |g 蔡志匡[等]译

• 210 __ |a 北京 |c 机械工业出版社 |d 2024

• 215 __ |a XIV, 221页, [16] 页图版 |c 图 (部分彩图) |d 24cm

• 225 2_ |a 半导体与集成电路关键技术丛书 |A ban dao ti yu ji cheng dian lu guan jian ji shu cong shu

• 225 2_ |a 微电子与集成电路先进技术丛书 |A wei dian zi yu ji cheng dian lu xian jin ji shu cong shu

• 305 __ |a 据2014年英文版译出

• 312 __ |a 原文题名取自版权页

• 320 __ |a 有书目 (第217-221页)

• 330 __ |a 本书首先对3D堆叠集成电路的测试基本概念、基本思路方法，以及测试中面临的挑战进行了详细的论述；讨论了晶圆与存储器的配对方法，给出了用于3D存储器架构的制造流程示例；详细地介绍了基于TSV的BIST和探针测试方法及其可行性；此外，本书考虑了可测试性硬件设计的影响并提出了一个利用逻辑分解和跨芯片再分配的时序优化的3D堆叠集成电路优化流程；最后讨论了实现测试硬件和测试优化的各种方法。

• 333 __ |a 3D堆叠集成电路测试的从业人员，刚入行业的新人，以及经验丰富的工程师和科研工作者

• 410 _0 |1 2001 |a 半导体与集成电路关键技术丛书

• 410 _0 |1 2001 |a 微电子与集成电路先进技术丛书

• 510 1_ |a Design-for-Test and test optimization techniques for TSV-based 3D stacked ics |z eng

• 606 0_ |a 集成电路 |A ji cheng dian lu |x 电路设计

• 690 __ |a TN402 |v 5

• 701 _1 |a 戴 |A dai |g (Noia, Brandon) |4 著

• 701 _0 |a 蔡润波 |A cai run bo |4 著

• 702 _0 |a 蔡志匡 |A cai zhi kuang |4 译

• 801 _0 |a CN |b WHUTL |c 20240703

• 905 __ |a XATU |d TN402/75

• 920 __ |a 261060 |z 1

• 998 __ |a WHUT