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题名/责任者:

基于TSV的三维堆叠集成电路的可测性设计与测试优化技术/(美) 布兰登·戴(Brandon Noia), 蔡润波(Krishnendu Chakrabarty)著 蔡志匡[等]译

出版发行项:

北京:机械工业出版社,2024

ISBN及定价:

978-7-111-75364-3/CNY129.00

载体形态项:

XIV, 221页, [16] 页图版:图 (部分彩图);24cm

并列正题名:

Design-for-Test and test optimization techniques for TSV-based 3D stacked ics

丛编项:

半导体与集成电路关键技术丛书

丛编项:

微电子与集成电路先进技术丛书

个人责任者:

戴 (Noia, Brandon) 著

个人责任者:

蔡润波 著

个人次要责任者:

蔡志匡 译

学科主题:

集成电路-电路设计

中图法分类号:

TN402

版本附注:

据2014年英文版译出

相关题名附注:

原文题名取自版权页

书目附注:

有书目 (第217-221页)

提要文摘附注:

本书首先对3D堆叠集成电路的测试基本概念、基本思路方法，以及测试中面临的挑战进行了详细的论述；讨论了晶圆与存储器的配对方法，给出了用于3D存储器架构的制造流程示例；详细地介绍了基于TSV的BIST和探针测试方法及其可行性；此外，本书考虑了可测试性硬件设计的影响并提出了一个利用逻辑分解和跨芯片再分配的时序优化的3D堆叠集成电路优化流程；最后讨论了实现测试硬件和测试优化的各种方法。

使用对象附注:

3D堆叠集成电路测试的从业人员，刚入行业的新人，以及经验丰富的工程师和科研工作者

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